片上电感器件制作技术分析

片上电感器件应用市场分析:
近年来，迅速普及的手机、便携电脑等小型化无线通讯产品和电子设备的发展，对其构件不断要求短小轻薄以及高性能和低成本。为了与这些产品的发展相适应，精细加工、增大晶片直径的芯片加工工艺不断进步，同时，采用 Si-CMOS 工艺技术的射频模拟电路设计方面的进步也十分明显。在封装工艺方面也引进开发了系统内封装（SIP）技术，由此可以大幅度压缩封装空间。尤其是以芯片叠装为特征的多层芯片封装（MCP）技术，可以将不同功能的芯片融为一体成组件封装（POP），使得封装空间变为极小的 WLP 等。这些实现高密度封装的新工艺技术正在扩大使用范围。其中，WLP 工艺在半导体制造过程中不用切割芯片，可用整个晶圆片形态进行封装，图 1 是 WLP 技术与原有封装技术的比较。在目前的制造工艺中，集成电路（IC）的封装都是将单个芯片一片一片地封装在一起的，所以，在本质上封装尺寸均比芯片尺寸大，成本也较高。而且，对于微电子机械系统（MEMS）装置和传感器产品而言，它们的封装成本要占总成本的 50%~70%。与此比较，晶片级封装（WLP）技术是由晶片原状加上绝缘树脂层、二次布线层、焊盘一起封装后进行切片。切成的单个芯片已具备了封装后的器件功能，它们可以采用常规帖片机安装。因此，封装尺寸和芯片尺寸大小相等，可实现最终的小型化封装。除此之外，晶片的直径越大，芯片的尺寸越小，则从每块晶片上得到的芯片数就越多，每个芯片的价格也就自然地降低了。通常情况下，考虑到封装的可靠性，3×3(mm2)的芯片尺寸可以确定为 WLP 和一般封装的界限。

近几年来，以上所述的 WLP 技术已得到逐步推广，一些厂商开展了包括 WLP 在内的基础研究工作。这些研究工作的目的，是为了代替现用的封装技术，以缩小封装空间。
为了充分发挥 WLP 技术的特点和优势，并根据用现有的半导体工艺尚不能达到的功能，各有关公司开展了以下一些研发工作：
① 为了用绝缘树脂膜覆盖整个晶片，可采用前后两道工序加工：即 IC 加工和后 IC 加工。
② 厚膜绝缘树脂层可使得后 IC 加工制成的器件与 Si 基片的距离相隔 10 μm。
③ 因为使用电镀生成的厚的“铜箔”布线，可以降低线条的电阻值。
④ WLP 和基片的安装是采用撞击（bump）进行的，因此有利于降低引线键合产生的杂散电感值。
⑤ 可以利用一些与现成的 WLP 制造工艺相同的工艺技术，故减少了附加成本，而且可以保证封装产品的高可靠性，大批量生产的效率较高。

图 2 所示为以 WLP 技术为核心开发的封装技术。由图 2 可以认为，由于以 WLP 技术为核心，不仅可以实现微电子机械系统（MEMS）装置封装那样的高密度，新颖的封装，而且可以制造后 IC 加工一类的新型器件。采用后 IC 加工制作器件的工序图见图 3 所示。用后 IC 加工，大致可以制作出两类器件：① 采用与现有的 WLP 工艺技术相同的工艺制造的器件；② 追加一些新工艺技术制成的器件。本文以 ① 为例，叙述片上电感器和片上天线的制造。
2 片上电感器制造
2.1 高 Q 值电感器制造

在手机等产品使用的低噪声放大器（LNA）、压控振荡器（VCD）、EMI滤波器等等，必须将功能器件与电阻器（R）、电感器（L）和电容器（C）等无源元件集成为一体。而在硅（Si）晶片上形成的无源元件中，电感器是性能受到限制最大的器件，其主要原因为：①电感器与硅基片耦合会产生损耗。射频模拟电路中使用的电感器是采用CMOS工艺技术制作在硅基片上的，电感器产生的磁通要在硅基片内通过，导致感应损耗。同时，不可以将功能器件放置在电感器的正下方，因此增大了芯片的面积。②电感器的电阻值分量会增大。这是成为多层布线工艺中，铝（Al）导线电阻值增大的原因。其结果是表征电感器性能的指标之一——品质因数（Q值）被限定在3~10之间。有文章指出，低噪声放大器（LNA）中大约占30%的相位噪声是由硅基片上的电感器产生的；另有文献报道称，若把电感器的Q值提高30%~40%，则可使压控振荡器（VCD）的功耗降低到原来的50%以下。这样，首先要使电感器的Q值达到20。

为了解决上述问题，一些科技工作者在电感器设计优化和利用屏蔽图形的CMOS加工方法上做了许多探讨；另一些工程师采用蚀刻工艺去除掉电感器正下方的硅基片，制作成空心型三维（3D）电感器；还有采用微电子机械系统装置制作方法制造电感器。但是，用以上方法制作的电感器，其性能的改善并不明显，尤其是存在包括封装在内的贴装可靠性问题。为了克服这一系列困难，日本Fujikura公司的科技人员开发了晶片级封装（WLP）的内置型电感器，图4示出了这类电感器的剖面模型，它们是利用WLP结构和WLP同样的工艺技术，制作在IC上绝缘树脂层和密封树脂层之间的电感器。
试制的电感器样品设计成2.5~5.5匝，线宽30μm、线间间隔20μm，用电镀铜（Cu）二层布线工艺制作。Cu膜每层厚度为5μm，二层共10μm。绝缘树脂层膜的厚度为各10μm，其介电常数为3.2，硅基片的电阻率是4Ω.cm。制成的电感器的光学显微照片示于图5。

测试该电感器的直流电阻（Rdc）与设计值基本吻合。工作于2GHz螺丝电感器的匝数与Q值，电感量（L）的关系见图6所示。3.5匝螺线电感器得到的Q值等于29.4，这个Q值比原来的线电感器的Q值（=3~10）高得多，表明了使用WLP技术可以制得高性能的电感器。同时，从图6可以看到，3.5匝的螺线电感器在2GHz时有L=5.0nH电感值。实测的Q值、L值与设计的Q值、L值比较，其公差分别在10%和2%以内，可见用磁场模拟设计软件和WLP工艺技术，是可以设计、制造出高精度的电感器的。

电感器的特性参数，采用先进的设计系统（ADS）求出。所用的等效电路是普通的π型等效电路。测试结果确认：在3.5匝螺线电感器中的RSi值约为5kΩ。应用6层铝（Al）线由CMOS工艺制作的片式电感器的RSi为数百Ω。很明显，厚膜树脂层有良好的分离电感器与硅基片的作用。
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